钛媒体TMTPOST消息：中国科技巨头华为技术有限公司提出了一项新原则——“τ（Tau）标度定律”，旨在指导半导体产业的未来发展。基于该定律，这家半导体行业主要参与者预计到2031年将推出相当于1.4纳米工艺的晶体管密度。
华为董事兼公司半导体业务总裁何庭波在周一于上海举行的IEEE国际电路与系统国际研讨会上发表了题为“半导体实践新路径”的主题演讲。她表示：“这项定律提出用时间（τ）标度来取代几何标度，作为半导体和电子系统演进的新指导原则。”
基于这一原则，LogicFolding等创新技术可用于持续压缩信号传播延迟，稳步提高晶体管密度，从而推动半导体和电子系统的持续演进。
近年来，指导半导体行业超过五十年的摩尔定律面临着严峻的物理限制和日益减少的经济回报。全球产业日益受到晶体管几何尺寸缩放放缓和单位晶体管成本效益侵蚀的制约。行业现在必须解决克服传统工艺物理限制的紧迫而普遍的挑战，并寻找一种新的、可持续的演进路径，以匹配激增的计算需求。这就是“τ”标度定律发挥作用的地方。
基于此定律，华为开发了LogicFolding等创新核心技术，并建立了跨半导体器件、电路、芯片和系统的多级协同优化机制。该机制旨在系统地缩短时间常数τ，以通过以下方式提升每个层级的性能、能效和晶体管密度：
在器件层面：优化晶体管和互连线的电阻和寄生电容，以在底层物理层面上最小化器件级时间常数τ。
在电路层面：采用LogicFolding架构，突破传统电路布局的物理边界，显著缩短关键路径布线，有效降低信号传播的电阻和电容负载，最终提升晶体管密度和电路性能。
在芯片层面：采用软件、架构和芯片全栈协同设计，实现指令和数据流的细粒度、工作负载驱动控制，提升系统级并行性和效率，显著缩短端到端执行时间。
在系统层面：通过UnifiedBus重新定义计算系统的互连协议，为SuperPoDs实现统一内存寻址和原生内存语义，显著降低系统通信延迟。
何庭波在主题演讲中阐述了华为将“τ”标度定律应用于智能手机和AI计算。在过去六年里，华为已基于“τ”标度定律设计并量产了381种芯片，服务于广泛的行业、部门和市场。计划于2026年秋季推出的麒麟芯片将首次采用LogicFolding架构，这将显著提升芯片性能。到2031年，华为基于“τ”标度定律设计的高端芯片预计将达到相当于14埃（1.4纳米）工艺的晶体管密度。
展望未来，华为半导体业务负责人指出：“我们相信开放和协作是推动半导体行业持续进步的关键。在半导体演进的道路上，没有一家公司能够独立找到所有答案。通过‘τ’标度定律，我们期待与全球的科学家、工程师和行业合作伙伴紧密合作，共同推动半导体和电子产业的可持续发展。”