华为公司董事兼半导体业务总裁何庭波女士在上海举行的IEEE国际电路与系统研讨会上，发表了题为“半导体实践新路径”的演讲，正式对外公布了这项创新理论。她指出，此定律将半导体与电子系统发展导向从传统的“几何标度”转向以“时间（τ）标度”为核心的新维度。
此原则催生了如LogicFolding等革新性技术，有助于持续缩短信号传输时延，进而稳步提升晶体管密度，从而驱动半导体及电子系统的不断演进。
长期以来，主导半导体产业逾半个世纪的摩尔定律正面临严峻的物理极限挑战和逐渐降低的经济效益。晶体管几何尺寸缩小的速度放缓，以及单位晶体管成本效益的侵蚀，已成为行业共同面临的制约。如今，产业亟需找到突破传统工艺物理瓶颈的普遍解决方案，并寻求一条可持续的发展路径，以满足日益增长的计算需求。正是在这样的背景下，“τ”标度定律应运而生。
依据此定律，华为成功开发了如LogicFolding等核心技术，并构建了横跨器件、电路、芯片至系统的多层级协同优化机制。该机制旨在系统性降低时间常数τ，通过以下方式提升每个层面的性能、能效与晶体管密度：
在器件层级，通过优化晶体管和互连线的电阻与寄生电容，从底层物理角度最小化器件级时间常数τ。
在电路层级，采用LogicFolding架构，突破现有电路布局限制，显著缩短关键路径布线，有效降低信号传播的电阻与电容负荷，最终提升晶体管密度和电路效能。
在芯片层级，通过软件、架构和芯片的全栈协同设计，实现指令与数据流的精细化、工作负载驱动控制，从而提升系统级并行性和效率，显著缩短端到端执行时间。
在系统层级，借助UnifiedBus重新定义计算系统的互连协议，为SuperPoDs实现统一内存寻址及原生内存语义，大幅降低系统通信延迟。
何庭波在演讲中详细阐述了“τ”标度定律在智能手机和AI计算领域的实际应用。过去六年来，华为已依据该定律设计并成功量产381款芯片，广泛服务于各类行业、部门和市场。计划于2026年秋季面世的麒麟芯片将首次整合LogicFolding架构，预计将大幅提升芯片性能。据华为测算，到2031年，其基于“τ”标度定律设计的高端芯片，其晶体管密度有望达到14埃（相当于1.4纳米）工艺水平。
展望未来，华为半导体业务负责人强调：“我们坚信，开放与协作是推动半导体产业持续进步的关键所在。在半导体技术发展的道路上，没有任何一家公司能够独立解决所有问题。通过‘τ’标度定律，我们期待与全球的科学家、工程师以及产业伙伴紧密合作，共同推动半导体和电子产业的可持续向前发展。”