2026年5月25日，国际电路与系统研讨会（ISCAS 2026）在中国上海举行。会上，华为科学家何庭波发表了关于半导体领域的创新理论——“韬（τ）定律”。这项以时间常数τ命名的全新缩放原则，宣告了摩尔定律所代表的几何尺寸缩放时代已然结束，预示着未来五十年半导体产业的竞争格局将发生根本性转变。
“韬定律”并非空泛的理论推演，其背后是华为半导体团队在2020年5月至2026年5月间成功量产的381颗芯片，涵盖了移动终端、AI加速器、汽车电子、工业以及基础设施等五大关键领域。其中，功耗仅数瓦的智能手机SoC与吉瓦级的AI训练集群作为两个极端案例，共同印证了该方法论的普适性，横跨十二个数量级的应用场景均能适用。
何庭波在论文中深入阐释，半导体行业的进步核心并非仅仅在于追求晶体管尺寸的微缩，而在于如何高效地缩短信号的传输时间。晶体管尺寸减小旨在提高开关速度，互联线路密度增加旨在缩短传输路径，集成度提升则旨在减少数据跨越边界的次数。每一次技术迭代的实质，都是对时间的压缩。从皮秒级的晶体管开关事件到秒级的数据中心任务响应，空间尺寸的缩放仅仅是加速时间流逝的一种手段。既然如此，为何不直接将时间的优化作为首要目标？这正是“韬定律”所倡导的核心理念。
“韬定律”定义了一个贯穿晶体管、电路、芯片及系统四个层面的特征时间常数τ，并将系统性地缩减τ作为统一的优化目标。过去各自为政的频率、延迟、带宽、吞吐量等指标，如今全部归结于同一个衡量标准。这使得工艺工程师、电路设计师、系统架构师和软件开发者能够在一个共同的语言体系下协同工作。
该论文指出，“韬定律”是自罗伯特·登纳德于1974年提出缩放理论以来，首个能贯穿整个计算架构并建立统一优化目标的缩放原则。登纳德缩放理论曾解决了电压与尺寸的等比例缩减问题，支撑了集成电路近三十年的性能功耗平衡，但大约在2005年开始失效，开启了“暗硅时代”。此后，工艺、电路、架构、系统等各层面各自为战，性能优化变成了碎片化的局部行为，系统级的时序管理则沦为一种被动残差。
“韬定律”旨在重新构建这种全栈一致性。它并非取代摩尔定律或登纳德缩放，而是将几何缩放降级为众多缩减τ的手段之一。在此框架下，封装、存储带宽和互联架构的重要性，已不亚于晶体管工艺节点，甚至更为关键。这意味着产业竞争规则的重新界定，论文明确指出，“竞争优势不再需要永远驻留在光刻技术的最前沿”，封装、存储带宽和互联设计已获得了此前只有先进逻辑节点才拥有的战略地位。对于无法获得最先进光刻设备的企业而言，这一论断的意义不言而喻。
从更宏观的技术史角度看，几何缩放时代的终结可划分为两个阶段。2005年前后，登纳德缩放率先失效，电压不再随特征尺寸等比例下降。7纳米节点之后，依靠FinFET和环栅（GAA）架构维持的几何缩放红利已彻底见顶。速度饱和效应导致本征延迟与沟道长度的关系从二次方降为线性，局部互连寄生参数成为延迟预算的主导因素。此外，掩模成本和EUV光刻设备的折旧，已将2纳米节点的单颗芯片设计预算推至十亿美元以上。在先进工艺节点，单个晶体管的成本已不再下降，甚至有所回升，持续五十年的“每代晶体管数量更多、成本更低”的产业逻辑彻底瓦解。
在2020年之后，先进制造工艺获取受限成为华为面临的既定现实。在工艺节点冻结的严苛条件下，如何持续实现单颗芯片的代际性能提升，是华为半导体团队必须解决的具体问题。答案是“逻辑折叠”（Logic Folding）技术——通过将数字、模拟和存储电路垂直堆叠到有源层，并通过超细间距混合键合技术实现层间互联，从拓扑结构上重构了逻辑电路的空间分布。
传统芯片设计将所有门电路平铺在二维平面上，导致关键路径上的信号线越长，寄生电阻和电容越大，时钟频率越低。逻辑折叠技术打破了这一平面限制，将关键路径上的门电路分配到两个甚至更多垂直堆叠的有源层。在电路设计者看来，多层芯片宛如一个连续的整体结构，器件可以跨层分布，信号走线长度大幅缩减。麒麟2026芯片的实测数据直接证明了其效果：晶体管密度从155 MTr/mm²显著提升至238 MTr/mm²，增幅高达约55%（实际计算为53.5%），这一增长幅度在以往需要三年几何缩放才能实现。SoC性能核心的能效提升了41%，最高主频增长近13%，重新回到3.1 GHz。SRAM运行频率提升超过40%，关键路径缩短，单比特能耗降低。代表性处理核心的时钟缓冲器减少50%以上，时钟偏差降低25%，布线长度缩减约30%。
麒麟CPU性能核心主频的迭代轨迹清晰地展示了这一转折：从平面架构时代年均不足0.1 GHz的增长，到逻辑折叠时代单代约0.3 GHz的跳跃，趋势线的斜率发生了根本性变化。论文同时透露，当前流片版本采用了“刻意保守”的策略——混合键合间距为1.5微米，逻辑折叠仅应用于关键路径而非全芯片，TSV接点仅相对于顶层金属下移一层。预计到2031年，基于“韬定律”的芯片晶体管密度将突破400 MTr/mm²，据报道，这一水平可与1.4纳米制程相媲美。
如果说智能手机SoC是“韬定律”在极端约束条件下的验证场，那么AI数据中心则是其在另一个极端情境下的应用。论文揭示了一个在AI算力领域被广泛感知但鲜有系统论述的事实：超过80%的AI集群能耗消耗在数据移动上，而非计算本身；超过70%的系统成本投资于数据存储。因此，缩短数据在芯片间、机柜间和封装内的传输时间，与提升计算速度具有同等的战略优先性。
华为在AI系统层面部署了三套协同架构：统一总线（Unified Bus）用一套全域对等协议取代了传统的层级式协议栈，实测将端到端远程访问延迟从数十微秒大幅缩减至约100纳秒，实现了约500倍的τ值缩减，使得大规模多机柜集群能够近似于“一台机器”运行。Hi-ONE光电互联引擎提供了单路8 Tb/s的封装近距光互连带宽，将SerDes传输距离从约100厘米缩短至5厘米，并能支持跨机柜远达100米的传输。三维折叠（3D Folding）则解决了更深层次的拓扑结构问题——在传统的2.5D封装中，计算能力随芯片面积按N²增长，而内存带宽、互连和供电却受限于芯片边缘，仅按N增长。三维折叠技术将供电、存储和光互连从边缘转移到垂直表面，使其同样实现N²的增长。这三套架构形成了一个闭环：统一总线定义了系统级通信的新范式，Hi-ONE解决了物理层带宽和距离的瓶颈，3D Folding消除了封装拓扑固有的局限性。预计到2035年，基于这一体系的硬件集成度将实现超过100倍的提升。昇腾990预计在2030年左右首次引入逻辑折叠技术，标志着AI加速器架构从平面扇出时代向立体集成时代的转变。
“韬定律”的意义远不止于几项技术的简单集合，它更深层次的方法论在于：促使工艺、电路、架构和软件团队围绕同一个度量衡进行协同优化，任何单一层级的改进只有在对系统总τ值产生影响时才具备实际意义。论文中的判断——“下一美元应该跟随τ，而不是节点”——直接挑战了半个世纪以来以制程节点为核心的产业投资逻辑。
该论文还提出了一个容易被技术细节所掩盖的产业判断。在8086时代，处理器与存储器通过标准化总线被刻意分离，两大产业各自沿摩尔定律独立发展。AI时代正在逆转这一分离趋势：算力需求的急剧增长不断触及存储带宽、延迟和封装的物理极限。HBM、混合键合、三维堆叠SRAM等技术，都是同一底层趋势的不同表现形式。逻辑与存储正再次走向物理集成，供应链中的话语权也因此向存储和封装厂商倾斜。技术方向已然明确，但经济利益的分配规则尚未定型，论文将其定义为“未来十年行业必须解决的结构性问题”。
论文还详细列出了“韬定律”尚未解决的五个开放性问题：面向三维架构的EDA工具链需要进行重建，因为现有工具是针对二维平面设计开发的，无法支持多层堆叠裸片间的单元级跨层划分；晶圆间的工艺偏差对时钟分布和时序裕量构成了挑战；混合键合和TSV本身存在寄生损耗，因此逻辑折叠的工程可行性取决于“τ收益是否大于τ损耗”这一核心不等式；τ是时间维度的准则而非能耗准则，需配套存储语义总线、封装近距光互连、背面供电以及数据中心级DVFS等能耗优化体系；行业基准测试体系需要从单一指标评估升级为τ剖面基准。这些问题面向全行业开放，任何单一企业都无法独立解决。
在演讲的结尾，何庭波表达了开放合作的愿景：“未来一定属于开放合作。在韬定律的指引下，我们期待与全球的科学家、工程师和产业伙伴紧密携手，共同推动半导体和电子产业的持续向前发展。”从摩尔定律到登纳德缩放，再到今天的“韬定律”，半导体产业的底层叙事每次更迭都伴随着旧秩序的瓦解与新秩序的建立。“韬定律”能否成为定义下一个时代的技术框架，不仅取决于华为一家企业，更在于整个产业链在未来六到十年间的集体工程实践。方向已经明确，但前进的道路需要每一步的铺设。