在近日举行的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事兼半导体业务部总裁何庭波女士正式提出了“韬（τ）定律”。她指出，今年秋季即将发布的麒麟手机芯片将率先采用逻辑折叠（LogicFolding）技术，预计性能将实现显著提升。
何庭波的这篇名为《A Time Scaling Theory for Multi-Layer Electronic Systems》的论文已提交至中国科学院科技论文预发布平台，其中详细阐述了“韬定律”的核心理念，并披露了华为未来芯片研发的宏伟蓝图。
根据论文内容，何庭波认为，芯片行业单纯追求晶体管小型化的“几何时代”已告终结。而当前主流的“摩尔定律”仅侧重于时间维度上的性能提升，但这种每层独立优化、时间成为剩余项的时代也已经过时。
“韬定律”最初的规模化生产验证将集中在移动设备领域。何庭波解释说，智能手机的系统级芯片（SoC）是一个独特的应用场景，因为它自身就构成了完整的系统。在功耗仅为数瓦、且受限于手持设备散热条件的情况下，所有提供给用户的性能都源自单一芯片，并行处理和大型多节点架构在此并不适用。
自2020年后，在先进工艺节点受限的背景下，核心问题转变为：在工艺节点不变的前提下，如何持续实现芯片性能的代际升级？逻辑折叠技术正是为此应运而生。
逻辑折叠是一种创新的设计方法，它将数字、模拟和存储电路垂直堆叠在多个活动层中，通过时间缩放原理协同优化芯片的性能、功耗和面积。
麒麟2026芯片的实验数据显示，该技术带来了显著的进步：
晶体管密度在单一迭代周期内，从155 MTr/mm²提升至238 MTr/mm²，这一增幅在过去需要三年才能通过几何缩放达成。
SoC的性能核心能效提升了41%，最大时钟频率增幅接近13%。
通过构建上下层之间的高速全局片上网络，数据路径占用面积减少了55%，电源传输稳定性也得以改善。
后期的硅片时钟偏移调整方案，单独贡献了超过5%的SoC整体性能。
对于SRAM这类高度依赖位线和字线长度来决定访问速度、每比特能耗和面积的组件，逻辑折叠有效缩短了关键路径，降低了每比特能耗，并将操作频率提升了40%以上。
在一个典型的处理核心上，双层折叠架构将时钟缓冲器数量减少了一半以上，时钟偏移降低了25%，布线长度减少了约30%。
值得注意的是，这些成果并非通过引入新的光刻工艺步骤实现，而是通过在三维空间中对逻辑分布进行拓扑重组而得。
尽管麒麟2026中应用的逻辑折叠技术尚显保守，其混合键合间距为1.5 μm，且仅针对关键路径选择性应用，并未全面覆盖整个设计，但即便如此，麒麟2026的CPU性能核心频率依然达到了3.1GHz，最大时钟频率提升显著。
论文还展望道，在未来十年内，逻辑折叠技术将从局部关键路径折叠逐步发展为全规模、多层折叠，每个封装可能包含三层、四层甚至更多活动层。预计到2026年至2035年，晶体管密度有望达到甚至超过400 MTr/mm²。同时，逻辑折叠将使麒麟芯片的CPU核心频率得到大幅提升，为突破4GHz及更高频率奠定基础。这一发展路线不仅可行，在经济性上同样具备优势。
论文披露的芯片发展规划中，有两点值得关注：
在麒麟芯片的未来命名方面，论文中提及了麒麟2026、2027、2028、2029等系列，目前尚不确定这些是代号还是预示着麒麟芯片命名规则将发生重大调整。
在芯片状态一栏中，除了今年将发布的麒麟2026芯片，明年的麒麟2027芯片已被标记为“Silicon”状态，表明其研发已取得实质性进展；而麒麟2028和2029芯片仍处于“Pre-silicon”（硅前）阶段。
此外，论文还描绘了AI芯片的未来路线图。到2030年左右，AI加速器（包括预计2025年发布的昇腾910C，2026年的昇腾950，以及后续的990系列）将融合多种成熟技术，如芯粒（chiplets）、2.5D扇出封装，以及通过微凸点和标准间距混合键合实现的3D堆叠技术。
大约在2030年，昇腾990系列将在AI加速器领域引入逻辑折叠技术，预计到2035年，硬件集成度将提升超过100倍。