华为近日对外公布了其创新的“韬（τ）定律”，这项技术以逻辑折叠为核心，致力于将芯片设计模式从传统的二维优化提升至标准单元堆叠的三维结构。这一举措标志着芯片设计领域向更高效、更紧凑的集成方式迈进。
随即，北京大学集成电路学院于5月26日发布消息，宣布其在服务于“韬定律”3D逻辑折叠设计的“真 3D”EDA工具研发方面取得了关键性进展。
区别于传统的die-to-die堆叠方式，逻辑折叠并非简单地将大型模块拆分至多个芯片进行堆叠。更深层次地，它在设计初期便将模块内部的逻辑细化到标准单元级别，使其分布在垂直堆叠的多层晶圆之上。通过微米乃至亚微米级的face-to-face混合键合技术，关键路径得以在垂直方向上直接连通，从而实现前所未有的集成密度。
这种全新的设计范式对现有的EDA工具提出了更高的要求。传统的二维设计流程，乃至目前被称作“赝 3D”（pseudo-3D）的设计方法，即在综合之后将每个模块固定在单一芯片上，再利用二维EDA工具进行分片实现，均已无法 fully 发挥逻辑折叠的潜力。
要充分 harnessing 逻辑折叠的优势，物理设计和实现必须在一个完整的 preserve 三维空间内进行搜索和优化。这意味着模块内部的划分、跨芯片互连以及垂直方向的热管理优化都需要在同一个优化框架下协同解决。这正是“真 3D”（true-3D）EDA工具的核心理念。
“真 3D”与“赝 3D”在设计范式上的主要差异体现在两个方面：
首先是划分的粒度。在“赝 3D”模式下，整个模块被视为最小单位，并被分配到某一芯片上，同一模块内的所有标准单元必定位于同一芯片。“真 3D”则允许模块内部进行自由划分，同一模块内的标准单元可以分布在不同的芯片上，从而提供更广阔的设计空间。
其次是优化的空间。 “赝 3D”是在各个芯片上分别进行优化，大量复用传统的二维芯片EDA工具，不支持跨芯片的逻辑变换或移动操作。相比之下，“真 3D”将多芯片构成的整体空间视为设计空间，所有设计阶段都在完整的三维空间中进行搜索和寻优，不限制跨芯片的逻辑变换或移动等操作。
围绕逻辑折叠所需的“真 3D”能力，北京大学团队已成功构建了相关物理实现EDA工具的原型。该工具涵盖了布局规划和布局两个关键阶段，并借助GPU加速技术，支持处理千万级别实例规模的设计。在技术层面，该工具将跨芯片线长、混合键合端子数量以及垂直热路径整合到一个可微分的统一优化框架中，使得标准单元能够在三维空间中协同放置，而非预先固定到某一特定芯片。更进一步，混合键合端子用量被作为优化变量自动决策，能够在连线长度和跨芯片连接开销之间取得最佳平衡。
该团队的工具已在开源的工业级设计上进行了系统验证，验证规模覆盖从约100万到约2470万实例。与当前主流的“赝 3D”设计流程相比，其物理实现指标表现优异，平均线长缩减约30%，WNS（最差负时序余量）改善约6%，TNS（总负时序余量）改善约12%。在热感知方面，启用联合优化后，峰值温度平均下降超过3%，同时线长几乎没有损失。这些算法细节和完整测试结果预计将在近期发表。
“真 3D 集成”和“真 3D 芯片设计”方法学一直是北京大学集成电路学院/微纳电子器件与集成技术全国重点实验室长期关注并投入研究的方向。在EDA领域，该团队已成功开发出一系列核心工具，包括“真 3D”时序分析引擎、布局规划引擎和布局引擎等。展望未来，团队计划将研究范围扩展至多芯片堆叠及更复杂的3D集成场景，针对异构工艺节点下的“真 3D”设计方法学进行深入研究，并致力于建立快速的PPA（功耗、性能、面积）评估与协同优化能力。