在日前召开的国际电路系统研讨会ISCAS 2026上，华为代表何庭波面向全球发表了题为“半导体新路径探索与实践”的主旨演讲，并隆重推出了引领半导体产业发展的新理论——“韬 (τ) 定律”。
根据公开信息，“韬 (τ) 定律”确立了以“时间 (τ) 缩微”取代“几何缩微”，成为未来半导体与电子系统演进的核心指导思想。华为期望借由逻辑折叠等一系列革新性技术，持续削减信号传输的时延，不断提高晶体管的集成度，从而推动整个半导体和电子系统迈向新的高度。
华为在此次大会上还特别介绍了其独创的“逻辑折叠 (LogicFolding)”等核心技术，构筑了一个覆盖器件、电路、芯片乃至系统层面的多层级协同优化框架。这一体系的核心目标是通过系统性的方法，有效降低时间常数 τ，进而全面提升各层级的性能表现、能耗效率以及晶体管的集成密度。
在器件层面上，华为致力于通过精细优化晶体管结构和互连线的电阻及寄生电容，从物理基底层面最大限度地降低器件级别的时间常数 τ。在电路层面，创新性地运用逻辑折叠技术，突破了传统平面布局的限制，显著缩短了关键信号路径的长度，有效地减轻了信号传播过程中遇到的电阻和电容负载，实现了晶体管密度和电路性能的双重飞跃。
针对芯片层面，华为采纳了“软件、架构、芯片”一体化的全栈软硬芯协同设计策略，依据实际运行负载，对指令流和数据流进行精细化控制，大幅提升了系统级并行处理能力和效率，显著缩短了端到端的执行时间。而在系统层面，华为定义了全新的“灵衢总线”，对计算系统的互联协议进行了全面改造，实现了超节点间的统一内存编址和原生的内存语义支持，从而大幅降低了系统间的通信延迟。
根据华为的预测，到2031年，基于“韬 (τ) 定律”原理开发的高端芯片，其晶体管密度有望达到乃至媲美1.4纳米制程工艺的水平。