昨日，在2026国际电路与系统研讨会的舞台上，华为公司董事、半导体业务部总裁何庭波女士发表了主旨演讲，首次向全球公布了华为在半导体领域的创新成果——“韬（τ）定律”。据悉，华为凭借此定律，在过去六年间已成功研发并量产了381款芯片。预计到2031年，采用该定律的高端芯片在晶体管密度上，有望达到与1.4纳米制程芯片相当的水平。
长期以来，全球半导体产业的发展一直遵循着摩尔定律的核心思想。这项由英特尔联合创始人戈登·摩尔于1965年提出的定律指出，集成电路上的晶体管数量大约每两年就会翻一番。其本质是通过不断缩小晶体管的尺寸，从而在单位面积内集成更多的晶体管，实现芯片性能的提升和成本的降低。
数十年来，芯片制造工艺从90纳米、28纳米一路精进，直至3纳米甚至2纳米，半导体产业始终沿着“几何缩微”的道路前行。然而，随着先进工艺日益逼近物理极限，这条路径正面临严峻挑战。一方面，晶体管尺寸已无限接近物理极限；另一方面，先进制程的研发成本、能耗以及工艺复杂性急剧攀升，性能提升的边际效益逐渐递减，摩尔定律的增长势头显现出“见顶”的担忧。
面对这一困境，“韬定律”将研究重心从传统的“尺寸”转移到了“时间”维度。物理学和电子学中，时间常数τ常被用来描述电路中的时间延迟以及电阻、电容特性。在芯片设计领域，围绕降低时延、优化数据流和提升互连效率的相关研究已积累多年。
何庭波指出，未来芯片性能的提升将不再仅仅依赖于更小的制程，而是可以通过降低系统中各种“时间成本”来实现，包括信号传播、内存访问、互连与同步延迟等。通过在器件、电路、芯片以及整个系统层面上持续压缩统一的“时间成本”，以τ这一跨层级性能指标为核心，实现整体性能的飞跃。
上海交通大学集成电路学院教授周健军表示：“‘韬定律’的核心突破在于，它彻底重构了半导体行业沿用了五十余年的摩尔定律演进范式。技术发展不再受限于缩小器件几何尺寸以提高晶体管密度，而是以时间常数τ作为核心的物理锚点，进行全方位的协同优化。”
围绕“韬定律”，华为提出了“τ缩微”的概念，即在器件、电路、芯片和系统等各个层级，都定义一个特征时间常数，并将其缩减作为统一的优化目标。同时，“逻辑折叠”作为一种创新的设计方法论被引入。该方法通过在垂直方向上将数字、模拟及存储电路进行有源层堆叠，在三维空间内重新布局电路，从而缩短关键路径、降低互连延迟，并在性能、功耗与芯片面积之间实现协同优化。
何庭波在中国科学院科技论文预发布平台发表的论文中强调：“τ缩微以时间本身而非晶体管面积作为衡量技术进步的首要指标。”论文预示，在未来十年，电子系统的发展将由时间缩微而非几何缩微来引领。这意味着，半导体产业的演进将从单一的晶体管工艺转向器件、架构、软件和系统的全栈协同，从关注“芯片能做得多小”转变为追求“计算速度有多快、系统响应有多及时”。
关于“韬定律”在工程实践中的具体应用，何庭波介绍，它已构建了一个贯穿器件、电路、芯片到系统层面的多层级协同优化体系。例如，在电路设计上，逻辑折叠技术能够突破传统平面布局的物理限制，有效缩短关键路径的走线长度，显著降低信号传播的电阻和电容负载，从而大幅提升晶体管密度和电路性能。在芯片层面，通过全栈软硬芯协同设计，可以基于实际工作负载对指令流和数据流进行细粒度控制，提高系统级效率，并缩短端到端的执行时间。
何庭波透露，即将在今年秋季发布的“麒麟芯片2026”将首次成功应用逻辑折叠技术，它基于全新的自由逻辑设计理念，从单层扩展至双层，实现了晶体管密度等指标的大幅提升。她还指出，诸如此类的创新成果将逐步应用于2027年及以后量产的芯片产品中。
展望未来，何庭波预计，到2031年，基于“韬定律”的高端芯片在晶体管密度方面将达到1.4纳米制程的同等水平。周健军教授认为，“韬定律”为半导体产业开辟了一条全新的演进路径，它不仅重塑了行业基础发展准则，更有效延续了摩尔定律带来的技术红利。他强调，这项理论对全球半导体技术的迭代具有引领性价值，同时也为国内产业链提供了新的发展方向：芯片制造不再过度依赖尖端光刻设备，先进封装的战略地位显著提升，通过电路创新、架构革新和系统级优化，同样可以弥补工艺制程上的不足，打造出高性能的芯片产品。不过，作为一项新提出的方法论，“韬定律”在不同场景的适用性，以及与现有设计工具和产业生态的适配问题，仍需要持续的实践验证和优化。