1965年，戈登·摩尔在《电子学》杂志上提出的经验观察，即集成电路上晶体管数量大约每两年翻一番，塑造了半导体产业近六十年的发展轨迹。从90纳米到3纳米，芯片制造的核心逻辑始终围绕着如何将晶体管做得更小，以在有限空间内集成更多功能，从而提升性能。
然而，这一持续增长的模式正遭遇瓶颈。随着晶体管尺寸日益逼近原子级别，量子隧穿效应等物理限制愈发显著。同时，建设一座3纳米晶圆厂所需的巨额投资已高达200亿美元，尖端芯片的设计成本也已超过10亿美元。更重要的是，在最先进制程节点上，每颗晶体管的成本不再下降，甚至开始反弹，预示着摩尔定律的传统路径已难以为继。
2026年5月25日，在上海举行的IEEE国际电路与系统研讨会（ISCAS）上，华为半导体业务部总裁何庭波发表了题为《半导体新路径探索与实践》的主旨演讲。他在此次会议上首次提出了“韬（τ）定律”，旨在取代“几何缩微”，以“时间缩微”作为半导体技术发展的新方向。
同一天，何庭波署名的一篇论文《A Time Scaling Theory for Multi-Layer Electronic Systems》在中国科学院科技论文预发布平台（ChinaXiv）上正式发表。文章指出，过去六年来，华为已基于这一新理念成功设计并批量生产了381款芯片。预计今年秋季，一款全面采用逻辑折叠技术的麒麟手机芯片将首次亮相，其晶体管密度和能效将显著提升，分别为53.5%和41%。
这项新理论并非仅仅停留在学术探讨。其背后是华为六年间通过大量实验数据积累的成果，这些381款量产芯片，是华为在面对外部限制和技术瓶颈时，通过持续探索所铺设的道路。
何庭波在演讲中深入剖析了一个长期被忽视的事实：摩尔定律的核心并非单纯的尺寸缩小。他指出，晶体管的缩小是为了实现更快的开关速度，互连线路的密集化则是为了缩短信号传输距离。每一次技术迭代的本质，都是对时间的压缩。空间缩放仅仅是达成时间压缩的一种手段。
基于这一深刻洞察，后摩尔时代的发展方向变得清晰。鉴于几何缩放的难度、成本和可及性日益增加，未来的重点不应是与物理极限在几何维度上持续对抗，而是将优化目标转向信号从起点到终点所需的时间：包括晶体管的开关时间、电路的传输时间、芯片的计算与内存访问时间，以及系统端到端的通信时间。
这正是“韬定律”的核心主张：以“时间缩微”取代传统的“几何缩微”，并设定单一的时间常数τ作为统一的优化目标。这一目标涵盖了从皮秒级的晶体管开关到秒级的数据中心工作负载，横跨12个数量级。
何庭波的论文对τ的结构进行了详细划分，分为四个层次：器件层专注于压缩晶体管固有的开关延迟；电路层致力于缩短信号路径上的RC传播延迟；芯片层旨在优化计算与内存访问的延迟；而系统层则致力于压缩端到端的消息传递和同步时间。
这四个层次并非孤立存在。韬定律强调，每一层的τ优化都必须最终传导到系统层才能体现其真正的价值。这意味着，工艺技术专家、电路设计师、架构师和系统工程师将首次使用统一的“时间常数τ”作为共同的语言进行协同工作，这正是过去六十年半导体产业所缺乏的通用沟通机制。
论文的方法论部分揭示了更深层次的意义。何庭波指出，自1974年罗伯特·登纳德提出电压与尺寸等比例缩放理论以来，韬缩放是首个能在整个计算堆栈中建立共享优化目标的缩放原则。登纳德缩放曾与摩尔定律互补，共同支撑了半导体产业近五十年的黄金发展期。然而，自2005年前后登纳德缩放失效以来，行业便一直缺乏一个能在整个堆栈层面统一优化方向的理论框架。韬定律正是为了填补这一空白。
在全球多方宣称“摩尔定律已死”，先进制造节点成本居高不下，以及最先进逻辑芯片制造商从十几家锐减至台积电、三星和英特尔三家之际，韬定律并非提供一个现成答案，而更像提出了一个重要命题：如果传统空间维度的发展路径日渐狭窄，时间维度能否成为半导体产业新的突破口？
韬定律的首次量产实践在移动设备领域取得了成功。何庭波提出一个尖锐的问题：“在节点固定的情况下，如何持续在单个芯片上实现代际性能提升？”这暗示了自2020年起，华为获取最先进光刻设备的渠道受限，依赖下一代制程节点解决性能瓶颈已不再可行。当工艺制程无法向前推进时，芯片的演进通道必须重新被打开——不再是平面上的精细雕刻，而是转向垂直方向为电路开辟新空间。这就是逻辑折叠技术。
逻辑折叠的原理相对直观：通过将数字电路、模拟电路和存储电路垂直堆叠在不同的有源层中，并利用超细间距混合键合技术连接上下层，使得关键路径上的门电路能够分布于两层甚至更多层。在电路设计者看来，原本分隔的物理层在逻辑上形成了一个连续的整体。信号线路不再是水平面上蜿蜒曲折的长路径，而是垂直方向上直接连通的“捷径”。线路的缩短降低了寄生电阻电容（RC）值，减少了时钟偏移，从而使芯片在相同的器件节点上能够运行在更高的频率。
麒麟2026的量产数据具体地展示了逻辑折叠的优势。晶体管密度从155 MTr/mm²分阶段提升至238 MTr/mm²，增幅达到53.5%。传统上，这种代际跃迁通常需要三年的几何缩微迭代才能实现。SoC性能核心的能效提升了41%，峰值频率提升了近13%，CPU核心频率回升至3.1GHz。同时，片上高速互联数据通路占用面积减少了55%，时钟缓冲器数量减少超过50%，时钟偏移减少25%，布线长度缩短约30%。SRAM的操作频率也因关键路径的缩短而提升了超过40%。
论文特别指出，这些增益是在“固定的器件节点上实现，并非通过新的光刻工艺步骤获得，而是通过在三维空间中对逻辑分布进行拓扑重组获得的。”此外，论文提到麒麟2026采用的逻辑折叠技术仍保持了保守性，混合键合间距仅为1.5微米，且折叠仅针对关键路径选择性应用，而非覆盖整个设计。尽管如此，初步方案已带来显著的密度和能效提升。论文还规划了从局部折叠到全面多层折叠的演进路线，预计到2035年，晶体管密度将达到400 MTr/mm²甚至更高，CPU核心频率有望突破4GHz。更引人注目的是，论文预测到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
一个自然而然的问题是，在毫瓦级智能手机上验证的方法论，能否拓展到吉瓦级的AI训练和推理领域？何庭波的论文对此给出了肯定答案。他指出，现代AI系统的真正瓶颈已不再是计算本身，而是大量在数据传输、存储和互连上消耗的能耗和系统成本。这意味着，减少数据搬运所需的时间——无论是芯片内部、机架之间，还是封装内部——其重要性至少与减少计算本身的耗时相当。
韬定律在AI系统层面的落地，通过三个协同层实现：统一总线（Unified Bus）用一个原生的内存语义协议替代了多堆叠协议栈，将端到端远程访问延迟从TCP/IP协议栈典型的几十微秒大幅降低至约100纳秒，使得系统τ在主要通信轴线上降低了约500倍。Hi-ONE近封装光学引擎，每个模块提供8 Tb/s带宽，将所需的SerDes传输距离从约100厘米缩短至约5厘米，同时将传输距离从不足1米扩展至100米，从而实现了分布式千兆级数据中心的高密度互连。3D折叠技术将内存带宽、光I/O和供电从芯片边缘迁移到垂直表面，解决了传统2.5D封装中计算能力按面积（N²）增长而边缘资源只能按周长（N）增长的拓扑困境。
论文预测，到2035年，AI硬件的集成度将增长100倍以上，τ性能的提升将分布在堆叠的每一层，而不再仅仅集中于器件层面。
何庭波的论文中有一段话，措辞极为冷静克制，却富有深远的影响力：“对于华为半导体而言，这一转变伴随着一个额外的约束：获取最先进光刻设备的渠道受限。假定另一个制程节点能解决问题已不再可行。六年前，几何路线图遭遇了瓶颈，迫使我们直面一个更根本的问题——回顾来看，这是整个行业终将不得不面对的问题。”
这段话的背景是中国半导体行业在2020年后遭遇的外部封锁，使得先进工艺之路受阻。彼时，行业主流叙事多围绕“追赶”，例如追赶EUV技术、台积电、3纳米制程等。然而，韬定律的出现，首次在这一追赶叙事中打开了一个新的视角。
何庭波的论文提供了一个更为本质的观点：如果沿着传统路径发展越来越昂贵、困难且不经济，为什么一定要墨守成规？他认为，产业的核心问题已发生转变，不再是“晶体管能缩小多少”，而是“我们应该缩小什么，以及针对什么目标进行优化？”
然而，韬定律并非一条毫无门槛的坦途。论文坦诚列出了多个尚待解决的挑战：例如EDA工具链尚未原生支持全尺寸3D折叠设计；晶圆间的工艺偏差对时钟分布和保持时间裕量的影响远超二维设计；每个混合键合和TSV都会引入寄生电阻和电容开销；以及能在耗方面尚未建立完善的约束框架。何庭波在论文中明确表示，这些挑战需“来自不同企业的共同贡献”，单凭一个组织难以完成。
值得注意的是，逻辑折叠的底层技术并非华为独有。3D堆叠和混合键合是全球半导体行业共同推进的方向，台积电、英特尔、三星等公司均在此领域布局多年。例如台积电的CoWoS技术已在AI GPU封装市场占据主导地位，其SoIC、COUPE光互连技术构成的三层整合方案也正在积极推进中。华为的独特之处在于，它将这项技术路线从零散的工程实践提升为一个系统性的方法论——用τ这一单一指标，将从晶体管到数据中心的整个堆栈串联起来。全球产业的技术发展方向可能趋同，但华为率先为其命名并构建了理论框架。
这或许才是韬定律真正的重要性所在。它不是一项具体的专利，也不是某个芯片的跑分数据，而是一次对坐标系的重设。它对传统“追赶”叙事的告别并非情绪化的，而是基于逻辑考量：当一个产业将优化目标从晶体管尺寸转向时间常数时，竞争门槛不再仅仅是“谁拥有更先进的光刻机”，而是“谁能将系统每一层的τ压得更低”。后者固然离不开先进工艺，但不再仅仅依赖于先进工艺。
那台已运转了六十年的机器，正悄然将新的运转机制内化于其原有结构之中。